{"id":1,"date":"2016-05-10T03:48:21","date_gmt":"2016-05-10T03:48:21","guid":{"rendered":"http:\/\/smartfpga.de\/?p=1"},"modified":"2020-09-06T16:57:47","modified_gmt":"2020-09-06T16:57:47","slug":"hello-world","status":"publish","type":"post","link":"https:\/\/smartfpga.de\/?p=1","title":{"rendered":"Umgang mit IODELAY2 Primitiven"},"content":{"rendered":"

Hat vielleicht jemand schon mal das Problem gehabt, dass ein ankommendes Signal nicht zum richtigen Zeitpunkt ankommt? Z.B. ereignet sich der \u00dcbergang eines einkommenden Datensignals quasi gleichzeitig mit dem positiven \u00dcbergang eines Systemtaktsignals, zu dem alles in einem entwickelten System gekoppelt ist. Um das einkommende Datensignal zeitlich zu verschieben, kann die Primitive IODELAY2 benutzt werden. Hier wird kurz und \u00fcbersichtlich beschrieben wie man ein IODELAY2 f\u00fcr die einkommenden Signale verwendet und wie eventuell auftretende Schwierigkeiten ber\u00fccksichtigt werden k\u00f6nnen. Dies wird an einem praktischen Beispiel erl\u00e4utert. <\/p>\n\n\n

Die Primitive IODELAY2 befindet sich in allen Input-Output-Blocks (IOBs) und kann f\u00fcr einkommende Signale auf zwei (allgemeine) Weisen benutzt werden: f\u00fcr eine konstante oder aber variable Verz\u00f6gerung des Signals. Die Konfiguration der Primitive wird anhand von, bei der Instantierung \u00fcbergebenen, Attributen festgelegt. Die Art der Verz\u00f6gerung eines einkommenden Signals wird mit dem IDELAY_TYPE Attribut angegeben. F\u00fcr einen variablen Modus kann dieses Attribut entweder VARIABLE_FROM_ZERO oder VARIABLE_FROM_HALF_MAX sein, je nachdem wie lange die Verz\u00f6gerung von IODELAY2 gleich nach der Kalibrierungsprozedur sein muss. Die Modi mit der konstanten Verz\u00f6gerung werden durch FIXED oder DEFAULT Werte des IDELAY_TYPE Attributs ausgew\u00e4hlt. Die Modi mit der konstanten Verz\u00f6gerung ben\u00f6tigen kein CLK Signal.<\/p>\n\n\n\n

Ohne in die Details der Struktur der Primitive zu gehen, die in UG381 schon gut beschrieben ist, sieht diese IODELAY2 Primitive so aus:<\/p>\n\n\n\n

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Die Beschreibung der Ein- und Ausg\u00e4nge der IODELAY2 Primitive findet man in UG381 in der Tabelle 2-8 (Seite 74.):<\/p>\n\n\n\n

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In dem sp\u00e4ter gezeigten Beispiel wird ein einkommendes Signal durch zwei IODELAY2-Primitiven parallel geleitet. Die erste Primitive befindet sich im DEFAULT Modus, die zweite im VARIABLE_FROM_ZERO Modus. Mit der zweiten der Primitiven kann die Verz\u00f6gerung des einkommenden Signals auf dem DATAOUT2-Ausgang manuell angepasst werden.<\/p>\n\n\n\n

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Die Verz\u00f6gerung kann maximal 255 sogenannte \u201eTaps\u201c betragen. Wie lang die Taps sind, wird in Dokumentation von Xilinx nicht direkt angegeben. Die L\u00e4nge eines Taps h\u00e4ngt von der Temperatur und der Versorgungsspannung ab. So wie ich es aus der Dokumentation und Foren verstanden habe, kann man die Dauer eines Taps mit 40ps absch\u00e4tzen. Die Anzahl der Taps einer IODELAY2-Primitive, die sich im variablen Modus befindet, kann manuell in- und dekrementiert werden. Daf\u00fcr benutzt man die INC und CE Eing\u00e4nge der IODELAY2 Primitive (siehe Tabelle). Wenn man die gesamte Verz\u00f6gerung z.B. inkrementieren will, setzt man erst das INC-Signal zu \u201e1\u201c und danach setzt man das CE-Signal zu \u201e1\u201c. Genauso verf\u00e4hrt man, um die Verz\u00f6gerung zu verk\u00fcrzen, allerdings muss nat\u00fcrlich das INC-Signal auf \u201e0\u201c gesetzt werden. Wie ich (praktisch) herausgefunden habe, entspricht die Anzahl der In- oder Dekrementschritte der Anzahl der positiven Flanken des CE-Signals. Das hei\u00dft, wenn z.B. das INC-Signal positiv ist, verursacht ein positiver \u00dcbergang des CE-Signals  das Hinzuf\u00fcgen eines Taps zu der gesamten Verz\u00f6gerung, egal wie viele Taktperioden danach das CE-Signal positiv bleibt. Die letzte wichtige Sache: um die normale Funktion eines IODELAY2 Primitives im variablen Modus zu erm\u00f6glichen, muss die Kalibrierungsprozedur der jeweiligen Primitive durchgef\u00fchrt werden. Daf\u00fcr muss der Zustandsautomat nach einem Reset den CAL-Eingang der Primitive auf \u201e1\u201c einmal setzen.<\/p>\n\n\n\n

Im folgenden Video ist zu sehen, wie die Signale an den beiden Ausg\u00e4ngen aussehen:<\/p>\n\n\n\n

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